آموزش تصویری FPGA به زبان فارسی
کلاس درس FPGA طراحی خودکار مدارهای دیجیتال-شامل بیش از 30 ساعت کلاس درس فارسی FGPA تدریس شده توسط یکی از اساتید معتبر دانشگاه های ایران-شامل دو دی وی دی با کیفیت عالی-این مجموعه با مجموع قبلی FPGA کاملا متفاوت می باشد.
این فیلم آموزشی قابل استفاده برای درس طراحی خودکار مدارهای دیجیتال در دانشگاه های پیام نور آزاد سراسری و موسسات آموزش عالی می تواند مورد استفاده قرار گیرد.
موارد تدریس شده در این فیلم آموزشی:
FPGA چيست؟
معماري FPGA؟
سنتز چيست؟سخت افزار چيست؟
زبان توصيف چيست؟
تعريف ماژول در Verilog
ماژول هاي فراخواني در داخل يکديگر
معناي ماژول بالا
توضيحات مدار ترکيبي در Verilog
با استفاده از statement
شبيه سازي طراحي با استفاده از شبيه ساز HDL فعال
توصيف مدارهاي ترتيبي منطق با استفاده از statement
توصيف مدارهاي منطقي با استفاده از اختصاص statement
سنتز عملي با استفاده از Synplify – طراحي
پياده سازي با استفاده از Xilinx ISE – بازرسي
FPGA معماري داخلي با استفاده از ويرايشگر FPGA -
تخصيص پين با استفاده از قبل برنامه ريزي
تعداد در Verilog – دادرسي مداوم
تکليف – با استفاده از هميشه بلوک به شرح
مدارات ترکيبي – تعريف پايه از سه حالت
بافر در Verilog
پورت هاي ورودي خروجي در Verilog، طرح مدارات
با inout پورت – دو بعدي آرايه ها در
verilog – طراحي يک ماژول ساده SRAM -
استفاده حلقه در Verilog
حل برخي از نمونه مشکلات verilog طراحي،
صحبت کردن در مورد verilog: تعريف و verilog
اظهارات پارامتر
ماژول هاي پارامتري، معماري اساسي FIFOs،
verilog مورد statemen
اصول شبيه سازي، طراحي تعريف طراحي تحت آزمون، آزمونگر و آزمون bench .بيانيه اوليه. نشان دهنده مقدار تاخير در کد verilog. بيانيه timsescale. آغاز و پايان دادن و چنگال، پيوستن اظهارات. مسدود کردن و عدم مسدود کردن تکاليف.
تعريف بيانيه. نمونه verilog طراحي ماژول ايجاد نيمکت، تست و شبيه سازي. استفاده از ModelSim براي شبيه سازي طراحي. Verilog سيستم مي نامد: fwrite، fread، تصادفي و …
نمونه طراحي از بالا به پايين که شامل ماژول هاي مختلف. شبيه سازي طراحي با استفاده از با Modelsim و سنتز با استفاده از ابزار سنتز synplify. سنتز RTL مراحل نقشه برداري و تکنولوژي.
اشتباهات رايج در Verilog برنامه نويسي. معرفي تکنيک هاي طراحي تيم. در حال توسعه ماژول هاي زيادي با توسعه دهندگان متعدد. آشنايي با هسته و هسته ژنراتور نرم افزار Xilinx.
بيشتر در مورد هسته. که در آن به استفاده از چه خانواده از FPGA براي پروژه ما است. توصيف يک ماشين حالت ساده در Verilog.
با استفاده از هسته Xilinx ژنراتور براي توليد بلوک هسته حافظه، چگونه مي توان به نمونه و استفاده از هسته در Verilog، شبيه سازي طرح هاي حاوي هسته استفاده از ModelSim، سنتز طرح شامل هسته
استفاده از تک پورت و حافظه دو پورت در طرح ها، درباره FIFOs و تبديل عرض FIFOs، شبيه سازي مسير ارسال با استفاده از نرم افزار با Modelsim، فايل SDF، Usign FPGA تدوين، فايل محدوديت هاي کاربري و تعريف محدوديت هاي زمان بندي
شبکه ساعت در FPGA، مدير ساعت ديجيتال و اجزاي وابسته، ساعت تاخير و ساعت مورب، تعريف محدوديت هاي زمانافست، افست و تعاريف دوره
بيشتر در مورد زمان بندي مدار و تاخير، با استفاده از DLL ساعت براي جبران فاز سيگنال ساعت،
حفظ، در استفاده از DLL ساعت، با استفاده از DLL براي توليد سيگنال کلاک خارجي
تعريف PicoBlaze
مباني PicoBlaze، پورت ها و سيگنال هاي PicoBlaze، دستورالعمل PicoBlaze مهم، توسعه کد Verilog به استفاده از PicoBlz، نوشتن کد مونتاژ PicoBlaze، شبيه سازي طرح هاي FPGA بر اساس PicoBlaze
توسعه سيستم هاي تعبيه شده براي FPGA هاي Xilinx، تعاريف اساسي در مورد پاور و Microblaze پردازنده، ساختار اساسي پاور / Microblaze بر اساس سيستم هاي جاسازي شده، با استفاده از Xilinx جاسازي شده کيت توسعه به توسعه FPGA مبتني بر پايه سيستم هاي جاسازي شده.
طراحي يک سيستم کامل براي FPGA، مديريت ساعت، طراحي و با استفاده از FIFOs، با استفاده از طراح HDL براي طراحي سيستم هاي ديجيتال
بيشتر در مورد طراحي و استفاده از FIFOs، با استفاده از طراح زمان بندي براي توليد شکل موج قبل به HDL شروع برنامه نويسي
با استفاده از ماشين آلات محدود طراحي HDL ديجيتال، با استفاده از طراح HDL براي ايجاد خارجي ماشين آلات، نشان دادن رابطه بين کد HDL و زمان مدار
نوشتن کد verilog FSM، صحبت کردن در مورد FIFO زمان تاخير در عمل به عنوان خوانده شده، ادامه طراحي يک سيستم کامل با استفاده از ابزار طراح HDL
ادامه طرح سيستم کامل ديجيتال
قیمت فقط 15500تومان
ابتدا محصول را درب منزل دریافت کنید و سپس هزینه آن را به مامور پست بپردازید.
FPGA چيست؟
معماري FPGA؟
سنتز چيست؟سخت افزار چيست؟
زبان توصيف چيست؟
تعريف ماژول در Verilog
ماژول هاي فراخواني در داخل يکديگر
معناي ماژول بالا
توضيحات مدار ترکيبي در Verilog
با استفاده از statement
شبيه سازي طراحي با استفاده از شبيه ساز HDL فعال
توصيف مدارهاي ترتيبي منطق با استفاده از statement
توصيف مدارهاي منطقي با استفاده از اختصاص statement
سنتز عملي با استفاده از Synplify – طراحي
پياده سازي با استفاده از Xilinx ISE – بازرسي
FPGA معماري داخلي با استفاده از ويرايشگر FPGA -
تخصيص پين با استفاده از قبل برنامه ريزي
تعداد در Verilog – دادرسي مداوم
تکليف – با استفاده از هميشه بلوک به شرح
مدارات ترکيبي – تعريف پايه از سه حالت
بافر در Verilog
پورت هاي ورودي خروجي در Verilog، طرح مدارات
با inout پورت – دو بعدي آرايه ها در
verilog – طراحي يک ماژول ساده SRAM -
استفاده حلقه در Verilog
حل برخي از نمونه مشکلات verilog طراحي،
صحبت کردن در مورد verilog: تعريف و verilog
اظهارات پارامتر
ماژول هاي پارامتري، معماري اساسي FIFOs،
verilog مورد statemen
اصول شبيه سازي، طراحي تعريف طراحي تحت آزمون، آزمونگر و آزمون bench .بيانيه اوليه. نشان دهنده مقدار تاخير در کد verilog. بيانيه timsescale. آغاز و پايان دادن و چنگال، پيوستن اظهارات. مسدود کردن و عدم مسدود کردن تکاليف.
تعريف بيانيه. نمونه verilog طراحي ماژول ايجاد نيمکت، تست و شبيه سازي. استفاده از ModelSim براي شبيه سازي طراحي. Verilog سيستم مي نامد: fwrite، fread، تصادفي و …
نمونه طراحي از بالا به پايين که شامل ماژول هاي مختلف. شبيه سازي طراحي با استفاده از با Modelsim و سنتز با استفاده از ابزار سنتز synplify. سنتز RTL مراحل نقشه برداري و تکنولوژي.
اشتباهات رايج در Verilog برنامه نويسي. معرفي تکنيک هاي طراحي تيم. در حال توسعه ماژول هاي زيادي با توسعه دهندگان متعدد. آشنايي با هسته و هسته ژنراتور نرم افزار Xilinx.
بيشتر در مورد هسته. که در آن به استفاده از چه خانواده از FPGA براي پروژه ما است. توصيف يک ماشين حالت ساده در Verilog.
با استفاده از هسته Xilinx ژنراتور براي توليد بلوک هسته حافظه، چگونه مي توان به نمونه و استفاده از هسته در Verilog، شبيه سازي طرح هاي حاوي هسته استفاده از ModelSim، سنتز طرح شامل هسته
استفاده از تک پورت و حافظه دو پورت در طرح ها، درباره FIFOs و تبديل عرض FIFOs، شبيه سازي مسير ارسال با استفاده از نرم افزار با Modelsim، فايل SDF، Usign FPGA تدوين، فايل محدوديت هاي کاربري و تعريف محدوديت هاي زمان بندي
شبکه ساعت در FPGA، مدير ساعت ديجيتال و اجزاي وابسته، ساعت تاخير و ساعت مورب، تعريف محدوديت هاي زمانافست، افست و تعاريف دوره
بيشتر در مورد زمان بندي مدار و تاخير، با استفاده از DLL ساعت براي جبران فاز سيگنال ساعت،
حفظ، در استفاده از DLL ساعت، با استفاده از DLL براي توليد سيگنال کلاک خارجي
تعريف PicoBlaze
مباني PicoBlaze، پورت ها و سيگنال هاي PicoBlaze، دستورالعمل PicoBlaze مهم، توسعه کد Verilog به استفاده از PicoBlz، نوشتن کد مونتاژ PicoBlaze، شبيه سازي طرح هاي FPGA بر اساس PicoBlaze
توسعه سيستم هاي تعبيه شده براي FPGA هاي Xilinx، تعاريف اساسي در مورد پاور و Microblaze پردازنده، ساختار اساسي پاور / Microblaze بر اساس سيستم هاي جاسازي شده، با استفاده از Xilinx جاسازي شده کيت توسعه به توسعه FPGA مبتني بر پايه سيستم هاي جاسازي شده.
طراحي يک سيستم کامل براي FPGA، مديريت ساعت، طراحي و با استفاده از FIFOs، با استفاده از طراح HDL براي طراحي سيستم هاي ديجيتال
بيشتر در مورد طراحي و استفاده از FIFOs، با استفاده از طراح زمان بندي براي توليد شکل موج قبل به HDL شروع برنامه نويسي
با استفاده از ماشين آلات محدود طراحي HDL ديجيتال، با استفاده از طراح HDL براي ايجاد خارجي ماشين آلات، نشان دادن رابطه بين کد HDL و زمان مدار
نوشتن کد verilog FSM، صحبت کردن در مورد FIFO زمان تاخير در عمل به عنوان خوانده شده، ادامه طراحي يک سيستم کامل با استفاده از ابزار طراح HDL
ادامه طرح سيستم کامل ديجيتال
:: موضوعات مرتبط:
کامپیوتر و نرم افزار،
،
تاریخ : 23 / 6 / 1392
فصل اول
خبرنامه وب سایت:
آمار
وب سایت: